摘 要： 随着FMCW雷达的应用领域越来越广泛，对于FMCW信号发生器的性能要求也越来越高。采用了DDS激励PLL的混合式频率合成技术对合成器相位噪声、杂散损耗和线性度等性能指标进行分析，在此基础上设计并实现了2.4 GHz载频FMCW信号发生器。其中DDS芯片AD9910产生低频段的线性调频信号，PLL芯片HMC820LP6CE通过倍频将低频段调频信号倍频到高频段，STM32为控制器。实测结果表明，该系统具有频率分辨率高、相噪低、杂散损耗小、捷变频时间短、线性度高的特点。其近端杂散为-59.64 dBc，远端杂散为-55.02 dBc，相位噪声在100 kHz处为-95.57 dBc/Hz，在400 kHz处为-118.38 dBc/Hz。
关键词： FMCW； 信号发生器； DDS； PLL
中图分类号： TN95⁃34； TP391.4 文献标识码： A 文章编号： 1004⁃373X（2014）21⁃0053⁃05
Design and implementation of 2.4 GHz carrier frequency FMCW signal generator
WU Ting⁃gao1， WANG Wei2 ，TANG Wei⁃min2
（1. Marine Equipment Department， Beijing 100841， China； 2. College of Automation， Harbin Engineering University， Harbin 150001， China）
Abstract： With the more and more wide application of FMCW radar， the performance requirements of FMCW signal generator is also more stringent. The DDS+PLL frequency synthesis technique was used to analyze the phase noise， stray loss and linearity performance indexes of the synthesizer. Based on this， a 2.4 GHz FMCW signal generator was designed， in which DDS chip AD9910 generates low frequency chirp signal， PLL chip HMC820LP6CE as multiplier converts FM signal in low frequency to that in high frequency， and STM32 is taken as its controller. The experimental results show that the system has the characteristics of high frequency resolution， low phase noise， low stray loss， short frequency switching time， high linearity. Its proximal stray is -59.64 dBc， remote stray is -55.02 dBc， phase noise at 100 kHz is -95.57 dBc/Hz and at 400 kHz is -118.38 dBc/Hz.
Keywords： FMCW； signal generator； DDS； PLL
0 引 言
在高精度雷达中使用FMCW技术的工作原理是发射机发射频率随时间按照三角波或锯齿波规律变化的高频连续波，接收机接收到的回波信号频率的变化规律与发射波相同；两者间存在一个时间差，通过时间差可计算出目标的距离[1]。
近年来，FMCW雷达凭借其优良的测距、测速精度，低截获概率，无距离盲区，优异的兼容性，且结构简单和生产成本低而广泛应用于工业测量设备、导弹制导、环境遥感、汽车导航设备、空中交通管制、探测隐匿物体等方面，并发挥着重要的作用[2]。
FMCW技术中按一定规律变化的调频连续波可通过频率合成技术产生。现今广泛使用的频率合成技术有直接数字频率合成（DDS）和间接频率合成（PLL）。其中DDS技术通过数字技术产生任意波形，由相位累加器、波形存储器、D/A转换模块和低通滤波器构成。其优点是频率稳定性好，分辨率高，频率转换时间短，相位噪声低，体积小，价格便宜；缺点是杂散信号较大，输出信号的带宽有限[3]。PLL技术又称为锁相频率合成，由频率源、鉴相器、环路滤波器和压控振荡器组成。其优点是频率稳定性高，杂散分量低，体积小，但是频率分辨率不高，跳频时间较长。
本文采用DDS激励PLL的混合式频率合成技术。该方案结合了以上两种技术的优点，频率分辨率高，频率转换时间短，并且杂散信号低。
1 系统方案及其性能指标的设计
1.1 系统方案
信号发生器的系统方案为DDS激励PLL的混合式频率合成技术，将DDS的输出频率作为PLL的参考频率，通过PLL的倍频产生更高频段的信号。方案主要由DDS、PLL和控制器组成，具体框图如图1所示。
图1 系统方案结构框图
1.2 频率配置规划
为产生满足指标的调频信号，需要考虑输出信号的频率步进长度、频率驻留时间、DDS的输出频段及PLL的倍频大小。
DDS输出频段的选择：理想的DDS相当于一个采样保持电路，对其输出的阶梯连续波做傅里叶变换可知在频谱上频率[f=lfc+fo]处存在离散分量。其中[fc]为时钟采样频率，[fo]为输出频率，[l]为整数。由Nyquist定理知输出频率应小于[12]的采样频率。为更好的去除杂散，DDS的输出频率范围[4]一般是[0～0.4fc。]而实际中，理想的DDS并不存在，由于其内部DAC的非线性会导致输出信号产生谐波分量，同时这些分量会随时钟频率搬移，即在频率[f=Mfc+Nfo]处会产生杂散分量。当杂散频率接近输出频率时，很难被滤波器滤除，因此输出频率应该避免和时钟频率成倍数关系，即远离[13fc，][14fc]等频率点[5]。本文选取的DDS输出频段为47.2～48.8 MHz，中心频率为48 MHz，PLL的倍频大小为50。
频率步进时间及步进长度：DDS技术中频率步进时间是一定的，因此输出信号的稳定度较好。已知：
[η=ΔtT=ΔfB]
式中：[η]为调频线性度；[Δt]为频率驻留时间；[T]为调频周期；[Δf]为频率步进长度；[B]为频带宽度。当带宽一定时，步进长度越小，线性度越高。
1.3 相位噪声分析
DDS在偏离载波1 kHz处的相位噪声小于[-130 dBc/Hz，]经过PLL的倍频，相位噪声应该恶化[20lgN，][N]为环路的倍频次数。则本文输出相噪应为：
[-130 dBc/Hz+20lg50=-96 dBc/Hz]
对于PLL环路带宽内的相位噪声，在其载频信号近端的噪声一般由参考信号源的相位噪声决定，但是鉴相器的噪声基底高于信号源的噪声，所以频偏1 kHz处的噪声由鉴相器噪声基底决定[6]。鉴相器在锁相环中的噪声大小可由公式获得：
[相位噪声=基底噪声+20lgN+10lgfpd]
式中[fpd]为鉴相频率。
由PLL芯片资料知PLL噪声基底为-229 dBc/Hz，则本文鉴相器噪声为-110.7 dBc/Hz。
根据以上分析，系统的相位噪声无论是从PLL倍频方面，还是从鉴相器基底噪声方面，都满足低相位噪声的要求。
1.4 杂散信号的分析
DDS技术的主要缺点是杂散抑制性能差，输出杂散分量高。DDS的杂散主要有三个来源：相位截断误差引起的杂散，DAC非线性带来的杂散和幅度量化误差引起的杂散[7]。
PLL的杂散主要来源是鉴相频率的泄露和电荷泵电路的不匹配，其杂散分量主要分布在与锁相环输出频率频偏为鉴相频率信号整数倍的位置，因此称之为鉴相杂散。其中鉴相频率泄露引起的杂散主要存在于鉴相频率较低的锁相环中；锁相环锁定过程中，电荷泵产生的周期脉冲电流信号易泄漏到VCO调谐电路中，从而产生鉴相杂散。
本文中的杂散主要有鉴相杂散和参考时钟引入的杂散，其中鉴相杂散由信号失配产生。
2 硬件电路的设计
2.1 DDS及电路设计
DDS芯片的性能对于系统的整体性能有很大影响。其输出信号的杂散损耗、相位噪声及工作时钟频率都是衡量芯片优劣的指标。
本文选用的是ADI公司生产的DDS芯片AD9910。该芯片是一款内置14 b DAC的直接数字频率合成器，其时钟工作频率为1 GHz，能够产生高达400 MHz的频率捷变正弦波形；32 b的相位累加器可提供极高的频率调谐分辨率，相位噪声低于-125 dBc/Hz；芯片支持数字斜坡调制模式（DRG），在该模式下，频率、相位或振幅可随时间呈线性变化。用户可通过串行I/O端口对AD9910内部寄存器进行编程，来控制AD9910。芯片输出的信号经过一个13阶的巴特沃斯低通滤波器，将其中的高频分量滤除。AD9910的电路设计图如图2所示。
2.2 PLL及电路设计
PLL硬件电路设计图如图3所示。考虑到方案的工作频率范围为2.36～2.44 GHz，本文选用了Hittite生产的PLL芯片HMC820LP6CE，该芯片由低相噪的集成压控振荡器（VCO）、VCO调谐自动校正系统、数字锁相环、电荷泵及分频器组成。芯片的三个输出频段分别为[1 095～1 275 ]MHz，2 190～2 550 MHz，4 380～5 100 MHz。
环路滤波器在PLL的设计中占有很重要的地位，它主要有两个作用：
（1） 作为低通滤波器，滤除鉴相器输出信号中的高频信号，减少系统的杂散分量；
（2） 改变PLL环路的传输特性。本文的环路滤波器采用的是改进的无源RC滤波器，构成了一个五阶二类的锁相环，通过人为地增加2个低通极点增强了对系统对纹波的滤除能力[8]，环路滤波器如图4所示。
图4 环路滤波器设计图
2.3 系统实物照片
系统的整体实物见图5。
图5 整体实物图
3 调频信号的产生与实验测试
3.1 调频信号的产生
本文选用的DDS芯片共有4种工作方式，分别为单频调制、RAM调制、数字斜坡调制和并行数据端口调制。方案中使用了数字斜坡工作模式（DRG）。
该工作模式分为正常斜坡发生模式和非驻留斜坡发生模式，由控制寄存器的非驻留位控制。正常斜坡模式下，当DRG输出达到编程设定的上/下限值时，若工作参数不发生变化，DRG会保持在限值处。在非驻留模式下，当非驻留高位置1时，DRCTL引脚正向变化会启动正斜率斜坡，在达到上限值之前会始终以正斜率斜坡输出（不受任何DRCTL引脚活动影响）；DRG达到上限值，会自动跳转到下限值。当非驻留低位置1时，DRCTL引脚负向变化会启动负斜率斜坡，在达到下限值之前会始终以负斜率斜坡输出（不受任何DRCTL引脚活动影响）；DRG达到下限值，会自动跳转到上限值。在非驻留操作期间，仅需监控DRCTL引脚的状态变化，引脚上的静态逻辑电平不会对输出产生影响。
AD9910的调频参数设置如下：
[Δf=（频率控制字232）×fsysclk]
式中：[Δf]为频率步进长度；[fsysclk]为芯片内部工作频率。
[Δt=（驻留时间控制字×4）fsysclk]
式中[Δt]为调频驻留时间。
控制器通过串口通信将DDS的寄存器配置参数写入芯片中，从而使芯片产生调频信号。DDS的程序控制流程图见图6。
图6 DDS程序控制流程图
3.2 实验测试结果与分析
本文中频率合成器的性能指标的测试包括线性调频信号的频谱测试，相位噪声测试及杂散抑制测试。测试所用的仪器为Tektronix公司生产的RSA3303A频谱仪，其工作频带可高达3 GHz。
3.2.1 线性调频信号的测试
向DDS芯片中写入扫频程序，验证DDS的输出频带是否为预先设置的频带47.2～48.8 MHz。经过频谱仪的频谱测量和实时频谱测量获得了以下波形，如图7和图8所示。
图7 DDS扫频频谱
图8 DDS实时频谱图
根据图7，可以得到输出信号的频带在47.2～48.8 MHz内，与设置参数吻合。通过频谱仪实时频谱分析，可看到一段时间内输出的信号为三角波调制信号，且信号的线性度十分高。
将DDS输出的扫频信号作为PLL的参考输入信号，PLL工作在整数倍频模式下。使用频谱仪对系统的输出信号进行测试，得到以下波形，见图9和图10。
图9 系统扫频频谱
图10 系统实时扫频频谱图
从图9可以看到输出信号的频带在2.36～2.44 GHz内。通过频谱仪进行实时频谱分析时，由于频谱仪的带宽有限，只能在时域内看到一部分三角波的调制波形。
3.2.2 相噪和杂散测试
输出信号的相位噪声如图11和图12所示，相位噪声在100 kHz处为-95.57 dBc/Hz，在400 kHz处为-118.38 dBc/Hz。
图11 100 kHz处相位噪声
图12 400 kHz处相位噪声
杂散损耗如图13和图14所示。
图13 系统近端杂散
图14 系统远端杂散
测试结果分析：通过实验可以得到输出信号的频率带宽为80 MHz，在2.36～2.44 GHz之间，中心频率为2.4 GHz，通道功率为5.86 dBm，近端最差杂散为-59.64 dBc，远端杂散为-55.02 dBc；相位噪声在100 kHz处为-95.57 dBc/Hz，在400 kHz处为-118.38 dBc/Hz。方案的相位噪声、杂散损耗满足设计指标要求。
4 结 论
本文通过方案设计、指标规划、性能分析、电路设计及实验测试等流程完成了对2.4 GHz载频FMCW信号发生器的设计与实现。通过实验测试，产生的调频信号能够实现小步进、低相噪、低杂散损耗和高线性度等要求，说明了该方案作为FMCW雷达的信号发生器是可行的。
参考文献
[1] SKOLNIK M I.雷达系统导论[M].北京：电子工业出版社，2010.
[2] 鲁晓帆.FMCW测距雷达设计与实现[D].南京：南京航空航天大学，2000.
[3] 丁鹭飞，耿富录，陈建春.雷达原理[M].北京：电子工业出版社，2009.
[4] 张海拓.基于DDS+PLL的L⁃Band频率合成器设计[D].北京：中国科学院研究生院，2007.
[5] 陈睿.X波段宽带频率源的研究[D].成都：电子科技大学，2008.
[6] 杨远望.高性能频率合成技术研究与应用[D].成都：电子科技大学，2011.
[7] 远坂俊昭.锁相环（PLL）电路设计与应用[M].北京：科学出版社，2006.
[8] GARDNER F M.锁相环技术[M].北京：人民邮电出版社，2007.
